?和浙大、浙大科創(chuàng)中心科研與開發(fā)團(tuán)隊(duì)合作，圍繞下一代無線通信技術(shù)的算法IP 核實(shí)現(xiàn)芯片微架構(gòu)設(shè)計(jì)、開發(fā)、驗(yàn)證、FPGA 實(shí)現(xiàn)和文檔編制
?使用 SystemVerilog 開發(fā)算法IP 核的 RTL 實(shí)現(xiàn)
?使用 SystemVerilog和 DPI 為無線通信系統(tǒng)的 RTL 實(shí)現(xiàn)開發(fā)測試平臺(tái)(testbench)
?充分發(fā)揮RTL 設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證方面的技能，承擔(dān)項(xiàng)目責(zé)任，主導(dǎo)項(xiàng)目開發(fā)，為項(xiàng)目的成功和及時(shí)交付做出貢獻(xiàn)
?積極參與并遵守團(tuán)隊(duì)的工程開發(fā)流程、方法、設(shè)計(jì)技術(shù)，并提出改進(jìn)建議，以提高設(shè)計(jì)和產(chǎn)品質(zhì)量的效率和質(zhì)量

必要項(xiàng)
?本科及以上學(xué)歷，專業(yè)不限
?具有3年或以上數(shù)字芯片設(shè)計(jì)的工作經(jīng)驗(yàn)
?掌握 RTL 語言（如SystemVerilog 、Verilog 、VHDL）
?掌握 STA 和 EDA 工具以及數(shù)字設(shè)計(jì)優(yōu)化，以滿足 ASIC 或FPGA 的時(shí)序約束要求
?掌握腳本語言（如 Bash、Perl、Python、TCL）
?具有交付ASIC 或 FPGA的數(shù)字設(shè)計(jì)系統(tǒng)或子系統(tǒng)的經(jīng)驗(yàn)
?具有針對高吞吐量的數(shù)據(jù)或信號(hào)處理應(yīng)用的時(shí)序和硬件資源優(yōu)化的經(jīng)驗(yàn)
?具有使用仿真和綜合的相關(guān) EDA 工具的經(jīng)驗(yàn)（如 QuestaSim、Synopsys VCS 、Synopsys Verdi、Intel Quartus、Xilinx Vivado、Synopsys DC Ultra 或 NXT、Cadence Genus）
?可熟練閱讀英文專業(yè)資料，編寫技術(shù)文檔、設(shè)計(jì)規(guī)范、用戶指南、驗(yàn)證計(jì)劃
?具有團(tuán)隊(duì)合作精神
?具有良好的書面、演示和口頭表達(dá)能力
加分項(xiàng)（非必要）
?熟悉無線通信信號(hào)處理算法（如信道均衡、信道估計(jì)、信道編碼、波束賦形或其他基帶模塊）
?具有使用 SystemC 設(shè)計(jì)建模和集成的經(jīng)驗(yàn)
?具有Lint check的經(jīng)驗(yàn)，和/或邏輯等價(jià)檢查LEC的經(jīng)驗(yàn)（如Formality/Conformal），和/或DFT設(shè)計(jì)的經(jīng)驗(yàn)
?了解 Git、Perforce 等版本控制工具，掌握高級版本控制技術(shù)
?了解 AXI 接口（如AXI MM、AXI Lite 和 AXI Streaming），并了解這些接口的 RTL 實(shí)現(xiàn)
?了解移動(dòng)通信系統(tǒng)
?了解電信和/或半導(dǎo)體行業(yè)