ASIC數(shù)字設(shè)計(jì)工程師

面議

西安本科若干人 2023-01-30發(fā)布查看公告詳情

競(jìng)爭(zhēng)力分析

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職位詳情

基本信息

職位名稱(chēng)：ASIC數(shù)字設(shè)計(jì)工程師

職位類(lèi)型：電子工程師/專(zhuān)業(yè)人員崗

工作地點(diǎn)：陜西西安

招聘人數(shù)：若干

報(bào)名方式：電子郵件

截止時(shí)間：詳見(jiàn)正文

其他要求

學(xué)歷要求：本科

崗位職責(zé)

（1）參與數(shù)字芯片系統(tǒng)/模塊設(shè)計(jì)。
（2）完成模塊級(jí)結(jié)構(gòu)設(shè)計(jì)、RTL實(shí)現(xiàn)以及自測(cè)工作。
（3）完成邏輯綜合及PPA（Performance，Power，Area）分析、優(yōu)化。
（4）支持FPGA工程師進(jìn)行原型驗(yàn)證。
（5）參與定制系統(tǒng)測(cè)試方案，并支持芯片測(cè)試。
（6）負(fù)責(zé)相關(guān)技術(shù)文檔編寫(xiě)。

任職要求

（1）微電子、電子工程或相關(guān)專(zhuān)業(yè)本科、碩士及以上學(xué)歷，2年以上工作經(jīng)驗(yàn)。
（2）熟練掌握Verilog和相關(guān)仿真環(huán)境。
（3）熟悉數(shù)字電路設(shè)計(jì)和驗(yàn)證方法學(xué)。
（4）熟悉EDA工具和腳本語(yǔ)言。
（5）熟悉AMBA總線協(xié)議(AXI/APB/AHB)，具有流片經(jīng)驗(yàn)者優(yōu)先。
（6）熟悉DDR、PCIe、USB、Ethernet等各種高速接口優(yōu)先。
（7）具備良好的溝通能力和團(tuán)隊(duì)合作精神。

競(jìng)爭(zhēng)力分析

解鎖詳細(xì)分析

您與該職位匹配度: ***，已超過(guò)了 *** 的競(jìng)爭(zhēng)者，建議************

較低

一般

比較匹配

非常匹配

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