FPGA測(cè)試工程師

面議

北京本科 2人 2024-03-12發(fā)布查看公告詳情

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競(jìng)爭(zhēng)力分析

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職位詳情

基本信息

職位名稱：FPGA測(cè)試工程師

職位類型：技術(shù)支撐崗

工作地點(diǎn)：北京

招聘人數(shù)： 2

報(bào)名方式：電子郵件

截止時(shí)間：2024-12-20

用人部門：可靠性與系統(tǒng)工程學(xué)院

其他要求

學(xué)歷要求：本科

崗位職責(zé)

1.使用仿真驗(yàn)證工具進(jìn)行FPGA軟件驗(yàn)證；
2.進(jìn)行FPGA軟件編碼規(guī)則檢查、靜態(tài)時(shí)序分析、邏輯等效驗(yàn)證；
3.協(xié)助制定測(cè)試計(jì)劃，編寫測(cè)試激勵(lì)、生成測(cè)試數(shù)據(jù)、編寫完成測(cè)試工作的相關(guān)文檔；
4.搭建測(cè)試環(huán)境，編寫測(cè)試用例并執(zhí)行測(cè)試用例，提交測(cè)試報(bào)告；
5.跟蹤bug狀態(tài)，執(zhí)行回歸測(cè)試。
6.及時(shí)完成領(lǐng)導(dǎo)交給的其他工作。
7.完成測(cè)評(píng)中心領(lǐng)導(dǎo)交付的其它任務(wù)。

任職要求

1、集成電路/電子/通訊/計(jì)算機(jī)/自動(dòng)化控制相關(guān)專業(yè)，本科及以上學(xué)歷，具有FPGA開(kāi)發(fā)或驗(yàn)證經(jīng)驗(yàn)優(yōu)先；
2、深入理解基于FPGA技術(shù)產(chǎn)品生命周期及開(kāi)發(fā)流程，熟練掌握VHDL/VerilogHDL語(yǔ)言的RTL編碼、邏輯綜合和靜態(tài)時(shí)序分析等技能；
3、深入了解ISE/Quartus/LiberoIDE等FPGA開(kāi)發(fā)工具使用方法；
4、了解常用通信協(xié)議以及校驗(yàn)算法；
5、有較強(qiáng)的責(zé)任心、對(duì)測(cè)試工作有較強(qiáng)興趣、做事細(xì)致耐心、具有團(tuán)隊(duì)合作精神、善于人際溝通；
6、能夠適應(yīng)出差。

其他說(shuō)明

1.應(yīng)聘者通過(guò)電子郵件將個(gè)人簡(jiǎn)歷（PDF形式）發(fā)送至郵箱，簡(jiǎn)歷中應(yīng)包括主要個(gè)人信息、教育經(jīng)歷、工作經(jīng)歷、期望待遇、個(gè)人近照等，發(fā)送郵件和附件均以“崗位名稱+姓名”命名，報(bào)名截止時(shí)間為2024年12月20日；
2.簡(jiǎn)歷遴選，原則上2024年12月30日前未收到面試通知的人員即為簡(jiǎn)歷遴選未通過(guò)，遴選結(jié)果不再另行通知；
3.面試，具體時(shí)間及方式另行通知。

競(jìng)爭(zhēng)力分析

解鎖詳細(xì)分析

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